建立时间和保持时间贯穿了整个时序分析过程。只要涉及到同步时序电路，那么必然有上升沿、下降沿采样，那么无法避免setup-time 和 hold-time这两个概念。本文内容相对独立于该系列其他文章，是同步时序电路的基础。 针对xilinx手册中一些概念的更新和术语的规范化，以及存在 ...

静态时序分析：通过穷举分析每一条路径的延时，用以确定最高工作频率，检查时序约束是否满足，分析时钟质量。 动态时序分析：通过给定输入信号，模拟设计在器件实际工作的功能和延时情况。 1.什么是建立时间、保持时间？ 　　建立时间指在触发器的时钟采样沿到来之前，数据保持稳定不变的时间。 　　保持 ...

分析说明：D2：目的寄存器；D1：源寄存器； edge2：下一个时钟上升沿；edge1：当前时钟上升沿；edge0：当前时钟上升沿的前一个时钟沿；如下图： 建立时间：触发器D2（数据要到达目的的地方）在时钟上升沿edge1（以edge1是当前的时钟上升沿）输入端的数据data1 ...

点击上方“蓝字”，学习更多干货！ 在时序电路设计中，建立时间/保持时间可以说是出现频率最高的几个词之一了，人们对其定义已经耳熟能详，对涉及其的计算（比如检查时序是否正确，计算最大频率等）网上也有很多。但抛开这些表面，建立时间/保持时间到底是如何产生的，了解的人却不是很多。本篇文章就透过现象看本质 ...

一、概念 　　建立时间和保持时间都是针对触发器的特性说的。 　　时序图如下： 建立时间（Tsu：set up time）　　 　　是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被稳定的打入触发器，Tsu就是指这个最小的稳定时间 ...

1 模型分析 　　理解建立时间保持时间需要一个模型，如下图所示。 图：触发器时钟和数据模型 　　时钟沿到来时采样数据D，将采到的数据寄存下来，并输出到Q端，所以如果没有新的时钟沿到来，则Q端输出的一直是上次采样的数据，每来一个时钟沿，采样一次数据D。那么分析这个建立时间和保持时间 ...

一、概念 一般而言，建立时间和保持时间是针对同步电路而言。 建立时间：时钟上升沿到来之前数据或信号必须保持稳定的最小时间。 保持时间：时钟上升沿到来之后数据或信号必须保持稳定的最小时间。 二、分析 首先，展示一幅非常经典的图。 接下来，基于上图进行相应的分析(时钟正偏移) 参数含义 ...

建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间（Th：hold time）是指数据稳定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持 ...