Verilog语法
二、电路设计（语法） 1、设计不用的语法 a）initial【设计不用，仿真时用】 b）task/function【设计不用、仿真很少用】 c）for/while/repeat/forever【设计不用、仿真很少用】 d）integer【设计不用】 e）模块内部最好不要有X态、Z态 ...
原文：1 Verilog 基本语法
一 常量 常量按类型分为数字常量 字符常量和其他。 .数字常量 数字常量分为整数和实数。 整数的表示形式： lt gt lt 数字位宽 gt lt 数字类型 gt lt 数字 gt 负号表示为负数，负数通常表示为二进制的补码形式： d 表示 位的用二进制补码形式存储的十进制 ，表示负数 数字类型：十进制 D或d 十六进制 H或h 二进制 B或b 八进制 O或o 数字： ， ， ， ， ， ， ， ...
2018-05-25 15:25 0 1203 推荐指数：
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