FPGA学习笔记（五）—— 组合逻辑电路设计
设计方法： 分析真值表规律 两种描述方式： 方式1：用assign描述，用阻塞赋值= 方式2：用always@(*)描述，用非阻塞赋值< ...
原文：FPGA学习笔记（六）—— 时序逻辑电路设计
用always posedge clk 描述 时序逻辑电路的基础 计数器 在每个时钟的上升沿递增 例 .四位计数器 同步使能 异步复位 testbench测试代码如下： 测试结果如下： 综合的电路图如下： 计数器是我们设计的第一个时序逻辑电路，也是最基本 最重要的时序逻辑电路，由图中可以看到一个计数器由加法器和D触发器组成 特别要注意的一点，在用verilog描述计数寄存器加一的时候，我们没有先 ...
2018-05-25 11:51 0 4279 推荐指数：
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