System Verilog学习笔记（一）
1.var/reg与bit/logic 异： reg——>在verilog hdl中用来声明寄存器； var——>在SV中所有暂存的资源视为变量，即variable；同： reg和var ...
原文：system generator学习笔记【02】
作者：桂。 时间： : : 链接：https: www.cnblogs.com xingshansi p .html 前言 继续学习sysgen。接触system genenrator初步学习的有四点： 基本模块的搭建，这是sysgen的基本组成要素 跨时钟域 多模块的联合仿真，这是工程应用的一般场景 sysgen与HDL的转化，这是应用落地的一部分 硬件资源评估 可支持的最大静态时序，这一点主要 ...
2018-05-20 23:29 0 1316 推荐指数：
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