2015-08-20 周四 晴 http://blog.chinaaet.com/detail/40060 SystemVerilog中包含并发断言和即时断言两种类型的断言。所谓并发断言就是在时钟边沿对变量进行采样并完成测试表达式的计算，它可以在模块、接口、过程块或程序中定义。这里有一点 ...

本节主要内容：动态数组，队列，联合数组，数组基本操作，结构体类型，枚举类型 一：动态数组 1：基础 　　 在run-time才知道元素个数，在compile-time不知道 　 可以在仿真的时候再确定元素个数 2：表示 　　data_type ...

本节主要内容：testbench与design的连接，verilog连接testbench与design的方法，SV的interface，stimulus timing，clocking blocks ...

一：初实assertion 　　断言就是一段描述设计期望行为的代码。 目前， 对断言的使用主要在于仿真， 但断言的能力不仅仅如此。 断言是基于一些更加基础的信息， 我们称之为属性 （ Ｐｒｏｐｅｒｔｙ）， 属性可以用来作为断言、 功能覆盖点、 形式检查和约束随机激励生成。 　　断言可以嵌入 ...

本节关键字：class，methods，数据及其对数据的操作封装起来，继承（inheritance），多态（polymorphism）等等 一：OOP的概念　　 　　将数据及其对数据的操作封装在一 ...

1、对于信号几种赋值方式的区别： 2、随机数方法和函数 　　$urandom_range() 语法：$urandom_range(int unsigned maxval,int u ...

主要内容：4-state，2-state，固定数组 一：基本数据类型 1：sv的位扩展 　　 2：4-state 　　sv里面使用logic来代替verilog里面的reg，有4值：0，1， ...

1、ntb_template -t router router.v 执行该命令会生成3个文件（命令中router.v是dut） 　　a、router.if.vrh,包含信号端口的方向（相对于dut ...