DC学习（6）基本时序约束之路径2时钟的建模与约束
参考http://www.cnblogs.com/IClearner/p/6440488.html 一：时钟/时钟树的属性 1：时钟树： 一般的时钟，我们都指的是全局时钟，全局时钟在芯片中的 ...
原文：DC学习（5）基本时序约束
参考http: www.cnblogs.com IClearner p .html，写得很好 一：时序约束 ：分类 时钟的约束 寄存器 寄存器之间的路径约束 ，输入延时的约束，输出延时的约束 ：时序约束对电路的要求 综合工具现在不能很好地支持异步电路，甚至不支持异步电路 single clock，single cycle，单个时钟，单延触发，不要一会posedge，一会negdege ：同步电路常 ...
2018-03-30 20:58 0 1618 推荐指数：
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