Verilog语法
二、电路设计（语法） 1、设计不用的语法 a）initial【设计不用，仿真时用】 b）task/function【设计不用、仿真很少用】 c）for/while/repeat/forever【设计不用、仿真很少用】 d）integer【设计不用】 e）模块内部最好不要有X态、Z态 ...
原文：verilog语法注意部分
l generate语句 Verilog 添加了generate循环，允许产生module和primitive的多个实例化，同时也可以产生多个variable，net，task，function，continous assignment，initial和always。在generate语句中可以引入if else和case语句，根据条件不同产生不同的实例化。 为此，Verilog 还增加了以下关键 ...
2017-11-30 13:15 0 1464 推荐指数：
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