DDR 布线规范
1、DDR3管脚定义 》CK/CK# 全局差分时钟，所有控制和地址输入信号在CK上升沿和CK#的下降沿交叉处被采样，输出数据选通（DQS、DQS#）参考与CK和CK#的交叉点。 》CKE为时钟使能信号，使能（高）和禁止（低）内电路和DRAM上的时钟。由DDR3 SDRAM配置和操作模式决定特定 ...
原文：关于DDR3布线规范和技巧
转自于：http: blog.csdn.net qq article details 关于DDR 布线的一些规范 个人总结 本规范为个人总结，介绍得比较简单。当然，具体规范不止这么点。写得不好的地方还请见谅。 . 一 阻抗方面DDR 要严格控制阻抗，单线 ohm，差分 ohm，差分一般为时钟 DQS。以下为一个 层板阻抗层叠，具体信息可参考附件阻抗表文件。在走线过程中，尽量减小阻抗跳变的因素，比 ...
2017-08-11 21:56 0 3503 推荐指数：
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