verilog中的可综合与不可综合语句
verilog中可综合语句：input，output，parameter，reg，wire，always，assign， begin...end，case，for，posedge，negedge，or，and，default，if，function，generate，integer，while ...
原文：Verilog HDL常用综合语法
前面已经记录了一些组成Verilog的基本组成，可以用这些基本组成来构成表达式。这一节，就来记录一下把这些表达式构成一个文件的各种行为描述语句。 这里用Verilog基本要素进行的行为描述主要是针对综合来的，也就是可以设计出实际电路来的 行为描述语句有两大子集，一个是面向综合，一个是面向仿真 。 行为描述语句一般指放在always语句中。内容提纲如下所示： 触发事件控制 条件语句 if与case ...
2017-07-30 13:48 1 8625 推荐指数：
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