verilog流水线设计
大纲 1，什么是流水线 2，什么时候用流水线 3，它的优缺点 4，使用流水线设计的实例 流水线实际上是将组合逻辑系统分割，然后在间隙插入寄存器，暂存中间数据。其思想就是要将大的操作分成尽量小的操作，每一步小的操作用的时间就越小，也就提高了频率，各小操作可以并行执行，所以提高了数据的吞吐率 ...
原文：Verilog学习笔记设计和验证篇（一）...............总线和流水线
总线 总线是运算部件之间数据流通的公共通道。在硬线逻辑构成的运算电路中只要电路的规模允许可以比较自由的确定总线的位宽，从而大大的提高数据流通的速度。各个运算部件和数据寄存器组可以通过带有控制端的三态门与总线连接。 通过控制端来控制在某一时间段内，总线归那几个部件使用 任何时间段只能有一个部件发送，但是可以有一个或多个接受 。为了使得总线连接能够与其他模块相配合，必须进行严格的时序控制。 流水线 流 ...
2016-10-08 16:07 0 3389 推荐指数：
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