system verilog学习笔记2
进程： 在定义fork...join块的时候，将整个分叉封装在一个begin..end块中会引起整个块作为单个进程执行，其中每条语句顺序地执行； sv为下列进程产生一个执行线程：每一个in ...
原文：System Verilog学习笔记（一）
.var reg与bit logic 异： reg gt 在verilog hdl中用来声明寄存器 var gt 在SV中所有暂存的资源视为变量，即variable 同： reg和var都会消耗FPGA资源。注： a.SV中保留了reg关键字，reg与var有等价左右。 b.SV在声明RAM的时候，也会使用var关键字。例子：reg : rLED verilogvar : rLED sysver ...
2016-04-07 19:39 0 9986 推荐指数：
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