FPGA项目设计中，通常会遇到多时钟处理。即一个PLL输出多个时钟，根据条件选择合适的时钟用作系统时钟。方案一： 外部晶振时钟进入PLL，由PLL输出多个时钟，MUX根据外部条件选择时钟输出做为系统使用。 方案在时钟频率比较低的情况下是可行的。设计时注意MUX使用组合逻辑实现的，注意 ...

1 引言基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结 ...

http://blog.csdn.net/lureny123/article/details/12907533 很久不写东西了，因为这个空间里似乎都是做软件的，而我把ASIC/FPGA认为是硬件电路。所以写的虽然也是代码，但是想的确实硬件电路。这让我在这 ...

一.典型方法 典型方法即双锁存器法，第一个锁存器可能出现亚稳态，但是第二个锁存器出现亚稳态的几率已经降到非常小，双锁存器虽然不能完全根除亚稳态的出现(事实上所有电路都无法根除，只能尽 ...

reference：https://blog.csdn.net/fzhykx/article/details/79490330 项目中用到了一种常见的低速接口（spi） ...

什么是FPGA？ FPGA Field Programmable Gate Array 现场 可编程 门 阵列 ​ FPGA（Field Programmable Gate Array）是在PAL、GAL等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种 ...

谈及此部分，多多少少有一定的难度，笔者写下这篇文章，差不多是在学习FPGA一年之后的成果，尽管当时也是看过类似的文章，但是都没有引起笔者注意，笔者现在再对此知识进行梳理，也发现了有很多不少的收获。笔者根据网上现有的资源，作进一步的总结，希望能够有所帮助。 一个不错的网站，类似于一个手册 ...

使用Timequest 笔者对Altera较熟悉，这里以quartus ii中的timequest作为讲解。 Timequest分析时序的核心，也就是在于延迟因数的计算。那么建立约束文件，去告诉timequest，哪个地方有什么样的约束，该怎么进行约束。 之所以要建立相关网表 ...