在verilog中调用VHDL模块
习惯了自己发现一些小问题，既然发现了，就记下来吧，不然又要忘了，这是多么悲痛的领悟。 今天在用vivado进行块设计时所生成的顶层模块居然是用VHDL语言描述的，这时郁闷了，表示只看过VHDL语法但没写过。暂且不说VHDL模块的内容，我应该如何在测试平台中例化它并对它进行测试呢？稍微查 ...
原文：VHDL学习之模块调用
http: wenku.baidu.com link url SsRPUVQAOKDR yWfDhQlceCwfZQkI KQMLFKTDGAh KAPr NwEgvj d EZjdnsB Upp hLzqWdxqHGGNZQcRJQCQpVBF H qkACAJY A 这篇文章里说Function和Package中不能有时序电路，只能是组合逻辑电路。 任务：把常用的逻辑编译成库 不知道这个要干啥 ...
2015-07-08 17:26 0 3205 推荐指数：
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