Verilog与VHDL的混合模块例化
1，大小写与转义 对VHDL解释器而言，对于模块名和端口名， (1) 若有转义 a) 先不考虑转义，寻找与字符串完全相同的VHDL模块； 若找不到： b) 考虑转义，寻找对应的Verilog模块。 (2) 若无转义 全部处理成小写，因此一旦在模块名中出现大写字母，可能出现“模块找不到 ...
原文：VHDL与Verilog的混合设计
VHDL调用Verilog模块的时候，要在实例化模块前，加上 verilogmodelGM： VHDL调用verlog verilog module： module m a,b,c input a,b output c ... endmodule 调用如下： compoent m port a: in std logic b: instd logic c: out std logic end co ...
2015-05-08 09:42 0 4841 推荐指数：
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