verilog 2001中的一些新语法
比较有用的：1，generate语句，但需注意，generate-for中变量范围是已知的确定值， generate-case，generate-if语句中变量都必须是固定的， generate必须 ...
原文：Verilog 1995 VS Verilog 2001
Verilog VS Verilog 年 月IEEE正式批准了Verilog 标准 IEEE ，与Verilog 相比主要有以下提高。 模块声明的扩展 Verilog 允许将端口声明和数据类型声明放在同一条语句中，例子如下： Verilog 中增加了ANSIC风格的输入输出端口声明，可以用于module，task和function。例子如下： 对于含有parameter的module，例子如下： ...
2013-08-04 16:26 2 11817 推荐指数：
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