verilog的一些总结
Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：Verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点 ...
原文：verilog的一些细节
初学verilog的刚知道还有可综合不可综合的时候，觉得可综合的verilog真是太简单了，用到的语法只有一点点，现在看看实在是孤陋寡闻了。今天了解到的新的东西总结一下： verilog 的RTL可综合标准可以参考文档 IEEE P . D . Draft Standard for Verilog R Register Transfer Level Synthesis，这个文档规定了综合工具对语 ...
2013-05-18 10:06 1 7218 推荐指数：
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