Error (10663): Verilog HDL Port Connection error at **.v
错误原因：变量类型错误 解决办法：可将错误变量“ ** ”类型改为wire ...
原文：Modelsim error ：Illegal output or inout port connection (port 'divclk').
这里特别强调一下激励的设置。相应于被测试模块的输入激励应该设置为reg型输出相应 设置为wire型双端口inout在测试中需要进行特的处理。 TESTBENCH 中的 divclk Module中的 divclk ...
2013-03-05 18:45 0 4578 推荐指数：
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