[转]触发器为什么需要满足建立时间和保持时间
时间是如何产生亚稳态的。大家能不能从D触发器电路结构的角度来解释这两个问题。 ...
原文：从D触发器的角度说明建立和保持时间
从D触发器的角度说明建立和保持时间. 上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，低有效 D是信号输入端,Q信号输出端 这里先说一下D触发器实现的原理： 假设S和R信号均为高,不进行置位和清零操作 CP 时:G 和G 关闭，Q 和Q 输出为 。那么G 和G 打开，Q D,Q D。Q ,Q 的信号随输入信号D的改变而变化 G 和G 构成一个SR锁存器 ...
2011-12-31 22:53 0 3423 推荐指数：
相关推荐
D触发器
普通的电路，以及常规的逻辑门都有一个共性，那就是输出直接依赖于输入，当输入消失的时候，输入也跟着不存在了。触发器不同，当它触发的时候，输出会发生变化。但是，当输入撤销之后，输出依然能够维持。 这就是说，触发器具有记忆能力。若干年后，当工程师想在计算机中保存一个比特时，他们想到了触发器 ...
触发器五(建立INSTEAD OF触发器)(学习笔记)
INSTEAD OF触发器 对于简单视图，可以直接执行INSERT，UPDATE和DELETE操作但是对于复杂视图，不允许直接执行INSERT，UPDATE和DELETE操作。为了在具有以上情况的复杂视图上执行DML操作需要征用触发器来完成 --创建复杂视图 ...
触发器（基本的SR触发器、同步触发器、D触发器）
一、能够存储1位二值信号的基本单元电路统称为触发器（Filp-Flop） 触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定状态：“0”和“1”。在不同的输入情况下，它可以被置0状态或1状态，当输入信号消失后，所置成的状态能够保持不变。所以触发器可以记忆1位二值的信号。根据逻辑功能 ...
分析setup/hold电气特性从D触发器内部结构角度
上图是用与非门实现的D触发器的逻辑结构图,CP是时钟信号输入端,S和R分别是置位和清零信号，低有效; D是信号输入端,Q信号输出端;这里先说一下D触发器实现的原理：(假设S和R信号均为高,不进行置位和清零操作)CP=0时: G3和G4关闭，Q3和Q4输出为’1’。那么G5和G6打开 ...
基本D触发器、同步D触发器和异步D触发器的Verilog描述
//基本D触发器 module D_EF(Q,D,CLK) input D,CLK; output Q; reg Q; //在always语句中被赋值的信号要声明为reg类型 寄存器定义 always @ (posedge ...
D触发器、波形、代码（转）
在学习verilog之前，我们先学习一下D触发器以及它的代码。 FPGA的设计基础是数字电路，因此很多同学会认为我们要先学好数字电路之后，才学习FPGA。但是，数字电路教材的内容很多.例如：JK触发器、RS触发器、真值表、卡诺图等。但是，这里的很多内容其实已经过时了。此外，对于FPGA的学习 ...
D触发器的使用小结
最近因为项目的原因，硬件电路做的比较复杂，使用比较的少的io口控制128个led灯，实际上是6给io口。三个用来选择灯板，38译码器实现，有个用来输入数据ds，另一个用于产生移位寄存器的shcp的clk上升沿，最后一个用于产生stcp的上升沿。 本文说说D触发器，d触发器很简单，功能是用来锁存 ...