Verilog中的UDP
概述 Verilog HDL语言提供了一种扩展基元的方法，允许用户自己定义元件（User Defined Primitives，UDP）。通过UDP，可以把一块组合逻辑电路或者时序逻辑电路封装在一个UDP内，并把这个UDP作为一个基本的元件来使用。需要注意的是，UDP不能综合，只能用于仿真 ...
原文：Verilog UDP（User Defined Primitives）
User Defined Primitives 这是一篇很浅显易懂的介绍Verilog UDP的文章，翻译过来留存，原文可参考这里。 l 介绍 Verilog有内建原语如门，传输管，开关等，这些都是相当小的原语，如果我们需要更为复杂的原语，verilog提供了UDP，也就是用户定义原语 User Defined Primitives . 使用UDP可以建模组合电路和时序电路。 l 语法 UDP以保 ...
2011-12-28 10:38 0 4317 推荐指数：
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