Verilog begin...end的用法

Verilog HDL中分阻塞赋值和非阻塞赋值两种，

1.组合逻辑用阻塞赋值，此时使用begin···end语句，将一条执行完再执行下一句，即顺序执行。
2.时序逻辑大多数情况是并行执行，用非阻塞赋值，此时begin···end语句的作用只是相当于函数的花括号，将一段语句划分成块，但是在块里语句依然是并行执行的，在一个模块完成时会同时执行，所以在非阻塞赋值中begin···end语句并非顺序执行的。

注意：使用非阻塞赋值时，被赋值的变量，必须为reg型。