Allegro-58条使用技巧

allegro-58条使用技巧1.鼠标设定: 在ALLEGRO视窗 LAYOUT时,每执行一个指令例：Add connect, Show element等鼠标会跳到Option窗口,这样对layout造成不便：
控制面版＞滑鼠之移动选项中,指到预设按钮（或智慧型移动）：取消“在对话方块将滑鼠指标移到预设按钮”设置。: x- V# b7 ?" o! n7 N3 l+ ]/ C
2.Text path设置: 在ALLEGRO视窗 LAYOUT时,不能执行一些指令：Show element, Tools>report：
1) 应急办法：蒐寻一个相应的log文档copy到档案同一路径即可；
2) Setup>UserPreference之Design_Paths>textpath项设為：C:cadancePSD_14.1sharepcb/text/views即可。
3. 不能编辑NetLogic：
Setup>UserPeRFerence之项选择logic_edit_enabled,点选為允许编辑Net Logic, 默认為不能编辑Net Logic。% h# B3 a, t- ^) X
4. 转gerber前需update DRC,应尽量将DRC排除,有些可忽略的DRC如何消除?
1) logo中文字所產生的K/L error,可另外增加一个subclass,这样该文字不用写在ETCH层,可消除K/L error；
2) 有些可忽略的P/P,P/L 的error,可给那些pin增加一个property---NO_DRC,操作:Edit/Properties,选择需要的pin,选NO_DRC,Apply, OK。
5. 对某些PIN添加了”NO DRC”的属性可ERRO并不能消除﹐这是為什么?6 g) \8 E9 [% F% K
“NO DRC”属性只争对不同的网络﹐对相同的网络要清除ERRO,可设定Same net DRC 為off。
6. 如何Add newsubclass:
Setup>Subclass之Define Subclass窗口选Class,点add”Newsubclass” 通常用到的new subclass有：GeometryBoard Geometry之Top_notes, Bottom_notes, Gnd_notes, Vcc_notes等。其作用為gerber中Log之Title/Page name所放层面。
7. 对differentialpair nets 之”net space type” properties应怎样设定？  k, K7 z& ^; r0 h
1) 先设定对net 设定一differentialpair property；
2) 再在constraints system 控制面板中选择spacing rule nets 栏的attach property nets,并在allegro 窗口control panel的find by name 下选择 property；0 s& T5 B/ U, b4 {& z+ _
3) 选取相应property；
4) 再对其套用spacing rule 即可。$ R  u) t8 X6 u" V: s) c$ }/ L  x
8.Hilight时的两种不同的显示方式（实线和虚线）：
在setup>user preferences>display中,勾上display_nohilitefont,则以实线显示,不勾则虚线显示,实线比较容易看清。" Z5 e4 x, G& X) X& T3 F( w
9. 怎样更新Allegrolayout窗口下的tool bar和display option设定：
View>customization>toolbar中,勾上欲显示在窗口中的内容;欲锁住右边display option窗口,在view>customization>displayoption中选locked_right.这样重开一个ALLEGRO窗口时就会恢复上一次的设定。
10.Color and Visibility 视窗过长,有的人在使用一阵子后会发现Color and Visibility 视窗过长不好关掉其视窗,这时有两个方法可解决：7 Z5 {7 x0 n1 e4 M' I
1) 关掉 Allegro程式然后删掉pcbenv路径下的allegro.geo,再进 Allegro 就会重设其视窗；
2) 将Allegro.geo 档中的Form.cvf_main改其值 60 40 0 430。! n/ k5 Q8 g7 V- B$ x/ Q9 d
11. 开啟allegro时,会自动在桌面上生成allegro.jrl档,怎麼解决？可能的情况：环境变数中将temp路径设成了桌面：
1) 环境变数中将temp应设成:%USERPROFILE%LocalSettingsTemp；4 y6 ~. z# T. V& x' W/ N8 R2 y0 ~- [
2)Setup>User Perference之Design_Paths>textpath项设成了桌面。
12. 当我们要RENAME背面元件时不成功：5 Q' P8 q' x- H+ l* ~/ v! I* B- h, N
选Edit/property,选中背面所有元件（FIND中选component）,分配一个auto_rename属性,然后再rename一次。
13.Rename：
Setup/userpreference editor/misc/fst_ref_des可以设数值如501，它代表的意思是元件Rename后是从501开始如C501,R501等等。: {/ Q" \* ]' n4 s: n& W
14. 我们在走线时，经常碰到这样的问题，走线时候我们渴望RATS显示随著走线而改变，以便走线， Setup/Drawing options之Display中的RatsnestPoints有两选项：! y* [/ b2 Z' _& F: \0 D
1) Pin to Pin(Rats在Pin之间显现)；
2) Closestend point (Rats随走线改变显示)。
15. 怎样复制多个有规律的VIA：$ y4 V; r2 I# w& N% p* J2 G
点COPY在右命令栏X,Y中输入VIA的个数,则间距以PIN舆PIN之间距為准。
16. 有时打开allegro窗口,menu会反白无效：
1) 将不是系统路径(c:cadencepsd_14.1sharepcb extcuimenus)下的men文档删除,再更新系统路径下的men文档；# ?& R! ^8 g% X
2) 再重新开一个allegro窗口。: V; `- T* J0 N( J+ t3 s
17.Stroke的使用：
Setup>UserPreferences…>UI:no_dragpopup, 若勾选用右键画stroke图形就可实现快捷功能﹐默认状态為须用CTRL+右键才可实现Stroke功能18. 如何将Help file、可执行程式掛在Allegro Menu上？1 P" Z2 m8 b& o. E  N8 U& v
1)将LayoutserverFUserg47Menu File下的*.men档Copy to:C:CadencePSD_14.1SharePcbTextcuimenus下；# g: x  V5 T9 f. G
2)将Pcb_server2PcblHelp File下的Help file Copy to: C:CadencePSD_14.1SharePcbHelp下。掛上去的Help file就可以执行了。$ b6 p  N. o; |
18.Menu之Path设置：
Setup>UserPreferences之Ui_paths 选menupath项，其默认Path為当前路径和C:CadencePSD_14.1SharePcbTextcuimenus，当你要改变Menu时，建议新增一个Menu路径以防损坏系统的Menu。
19.env中快捷键的保留：
将Ccbenv 下的env档中alias项Copy to:C:CadencePSD_14.1SharePcbText下的env档中。即可保留你在env中的快捷键设置。" \9 I" a  j/ s2 w" `
20. 在进行SUB_DRAWING时﹐同一个内容会有两个相同名字﹐有时也无法打开：
在SETUP/下的CLIPPATH路经只设当前路径，别的去掉。0 v5 D9 S6 _" i+ V/ T/ F% G; a+ ]6 O
21. 中间键之放大缩小的设定：
Setup>UserPreferences…>Display: no_dynamic_zoom,若勾选，则点击中间键时只可一次性Zoom窗口，默认状态时，点击中间键可随意zoom窗口。5 ]  n  U1 J! x! h8 ?0 [
22. 定义某部分区域不能有测试点：" g! V& x0 V) |, s! M
在Manufaturing/no_probe_bottom这层加上一块SHAPE则可当。用Route/Testprep/createProbe来create这块区域的测试点时会失败，出现的提示為：Pin out of bounds。: s. B) T& q2 @) q' M
23.Allegro Lib里的pad有更改，而在做零件的视窗replace不了该pad，即使删掉该pad重新叫进来也不能update：
1) 把该pad的坐标先记下来，然后把该种pad删掉；6 ~- E7 z' H1 E8 r% u6 R
2) 选toos/padstack/modify design PADStack…在弹出的窗口中选purge/all,再在弹出的窗口中选yes,之后再重新叫进该pad就ok了。, L0 Y2 b7 a( p. u
24. 对于VCC,GND等这些线宽要求较高的信号, 在pin脚比较小,比较密的IC上走这些信号时就很容易產生line to line的错误,如果只是单纯的把线宽改小了来走也会產生L/W的错误：5 a5 A) {0 M8 J+ x
1) 在设这些信号的rule时,在constrain system master下的physical (line/vais)rule set etch value下,把min line width设為VCC, GND等信号一般要走的线宽值；
2) min neckwidth设為那些特殊IC能走的线宽值；
3) max necklength设為这段线宽减少了的线可以走多长；9 N, X. F2 p6 j
4) 然后在这些信号套上这个rule.以后在走线时就可以把特殊IC上的VCC,GND等信号的线宽改為刚才所设的那个min neck width值而不会出错。
25. 做零件时无法放置PAD：: f  E1 P) g- J" b+ q+ H8 q, X
可能是右边display窗口的option栏: Inc 和Text block项数字為零，将其改為自然数则可。: I, F6 E! W% Y$ H* `
26. 做金手指零件时﹐REF＊等五项内容摆放的层面（Assembly_Top OR Assembly_Bottom）：
1) 当金手指的两面做成同一个零件中时﹐REF＊等五项内容只放在Assemble_top 层；6 c: \' f  _2 u5 ~- u; `
2) 当金手指的两面分开来做成两个零件﹐对於Top层的零件﹐其REF＊等五项内容放在Assembly_Top层﹐对於Bottom层的零件﹐其REF＊等五项内容放在Assembly_Bottom层。
27. 在board file中replace不同封装的零件?
1) 先给要replace的零件增加一属性----Edit/Property,选择temporary package symbol,apply；
2) 再执行指令: place/replace SPECCTRAQuest Temporary/symbol. Replace的零件要与原来的temporary symbol的pin count一样。
28. 开啟Allegro视窗时，等待很长时间，在command视窗提示Function未找到等资讯：
将Pcbenv下的不常用之skill filedelete掉，把 Allegro.ilint 档内的相应之Load “*.il”行delete掉。
29.Z_COPY命令在shape symbol和flash symbol格式中不能使用：
在setup>drawing size>type去变换工作平臺的格式到可以使用Z_COPY的格式,用后再变回来即可.可省去subdrawing的繁琐。6 W: {* ]5 o* B4 }3 ?
30. 如何保护自己的Project：
Allegro14.2中Allegro Design Expert之Editor. File>roperties选择Password. 输入密码，再钩选Disableexport of design data项，这样你的Project就不会被人盗用了。
31. 在Allegro14.2中不能执行dbfix指令。! r: q% d4 w. W( E" y3 A4 J5 g
1) Dbfix为Allegro14.1中用来Repair errors的****程式，而在Allegro14.2中将这些Check& Repair errors的功能集中在DB Doctor这一个****程式中。DB Doctor可以Check&Repair各类型的errors 它支援各种类型的layout档案格式，像*.brd *.mcm*.mdd *.dra *.psm *.sav *.scf. 但它不能确定完成repair所有errors。7 b- i2 H2 a/ h2 t' W) m
32.Allegro Utilities****程式介绍：2 }' R% ?9 I8 q1 j
1) Allegro toSPECCTRA: SPECCTRA Automatic Router；
2) Batch DRC:移除板子内所在DRC marks，只是移除mark而以，若要layout须Run Update DRC。
33. 如何避免测点加到Bottom层的零件内：) i1 N* p/ J* c& |
一般情况下测点都加在Bottom层，即layer选Bottom.在运行加测点时Route>Testprep>Auto…中不要钩选Allow under component,电脑会自动根据零件之Assembly侦测是否有湞点在零件内。已加在零件内的湞点将无效。
34. 如何一次性highlight没有加测点的net：! Q2 S6 \) F8 v
1) 方法一：在运行完Route>Testprep>Auto…之后，highlight所有net,然后关掉所在层面，只开Manufacturing>ROBE_BOTTOM,之后以框选方式dehilight所有net,再打开需要之层面，剩下的highlight net即为未加测点之net；
2) 方法二：在运行完Route>Testprep>Auto…之后，在Allegro 命令行输入hl_npt即可一次性highlight没有加测点的net. 前提是…pcbenv下面有hl_npt.ilskill file。: D$ z: g6 @4 ]% K2 _- k8 V- `
35.CRTL键在Allegro中的使用：6 z$ |+ G- M, V! _1 _- b- n5 A) s
在执行逐个多选指令像Hilight、其他命令之Temp Group时，按住CRTL键可以实现反向选择的功能，即执行Hilight时，按CRTL键时为Dehilight, 执行其他命令之Temp Group时按CRTL键为取消选择。1 C3 {2 R6 e0 |/ M8 v
36. 通过show element之report档产生一个listfile：1 B0 \( V% j6 y) e
Display>Showelement框选目标net or symbol etc，则产生一个Report视窗，将其另存为一个txt档，即为一个list file.这一list file可用於Hilight一组线，Delete一组symbol,此作法比设定Group或定议Bus name更为灵活。
37. 固定Report窗口以便显示多个Report窗口：& y1 ?* Y8 t# c4 }- e  c
在Report窗口选File>Stick,该窗口即可固定﹐再执行Report指令时﹐该窗口将不会被覆盖。3 L9 w% P" o6 g5 n; R
38.Show element时不显示manhattan etch length：7 C# f) D' q% I' b$ m7 P4 S
1) Setup>UserPreferences…>UI: show_max_manhattan_pins 在Value栏Key入1就可以Show element时不显示manhattan etch length,此设置对有NO_RAT属性的net不适用；
2) 一般情况下超过50 pins的net,比如GND等power net,Show element时不显示manhattan etch length。. B; n6 U+ B1 o8 }
39.非电气引脚零件的制作：) [9 v' `- b/ V+ }
建圆形钻孔：
（1）parameter：没有电器属性（non-plated）；
（2）layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。
注意：regular pad要比drill hole大一点。
40.Allegro定义层叠结构：* q' M7 @+ q5 Z+ U- |' v8 p
对于最简单的四层板，只需要添加电源层和底层，步骤如下：
1）Setup –> cross-section；1 W5 \& F, r9 q$ y
2）添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-4；
3）指定电源层和地层都为负片（negtive）；
4）设置完成可以再Visibility看到多出了两层：GND和POWER；
5）铺铜（可以放到布局后再做）；3 D# w3 J# M6 @# ?- L' E9 V: ^" \) G
6）z-copy –> find面板选shape（因为铺铜是shape） –> option面板的copy to class/subclass选择ETCH/GND（注意选择createdynamic shape）完成GND层覆铜；
7）相同的方法完成POWER层覆铜。
41.Allegro生成网表：
1）重新生成索引编号：tools –> annotate；
2）DRC检查：tools –>Design Rules Check，查看session log；
3）生成网表：tools –> create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。
Allegro导入网表
1）file –> import –> logic –> design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）；! F" S. P% C  `! E" ]; }$ h9 P% j
2）选择网表路径，在allegro文件夹；' l/ J6 j6 c. A; R. R. c; G/ h
3）点击Import Cadence导入网表；
4）导入网表后可以再place –> manully –> placement list选components by refdes查看导入的元件；
5）设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点；
6）设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量。
42.Allegro手工摆放元件：5 |3 M: y/ \/ \/ A0 |
1）place –> manully –> components by refdes可以看到工程中的元件，可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide），并且右键 –> show就可以显示了。
2）如何镜像摆放到底层？( ]  W, q. r! ?0 l/ L* `/ F
方法一：先在option选mirror，在选器件；6 t( `; ]: |: z" A
方法二：先选器件，然后右键 –> mirror；
方法三：setup –> drawing option –> 选中mirror，就可进行全局设置；- c8 Y9 K: J/ i
方法四：对于已摆放的零件，Edit –> mirror在find面板选中symbol，再选元件这样放好元件后就会自动在底层。
3）如何进行旋转？  D, U2 h1 o7 ?' |$ X
方法一：对于已经摆放的元件，Edit –> move 点击元件，然后右键 –> rotate就可以旋转；# V' R" `' N5 v4 j- ]$ z+ ?
方法二：摆放的时候进行旋转，在option面板选择rotate。
43.Allegro快速摆放元件：
1）开素摆放元件：place –> quickplace –> place all components；* P5 D" A/ n: a& A
2）如何关闭和打开飞线？
关闭飞线：Display –> Blank Rats –> All 关闭所有飞线；
打开飞线：Display –> Show Rats –> All 打开所有飞线；
3）快速找器件：Find面板 –> FindBy Name –> 输入名字。
44.约束规则的设置概要：" P5 l7 P- W8 m4 \) A' }
1）约束的设置：setup –> constrains –> set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等；
2）主要用spacing rule set 和 physical rule set。2 i! [- H) s$ n1 {
45.约束规则设置具体方法：
1）在进行设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络，都是按照这个规则来的；& T2 z7 r; \1 T8 _) O
2）一般设置规则：pin to pin为6mil，其他为8mil；
3）Phsical Rule中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T型连接的位置，指定过孔；1 e& w! Q0 |; h# k0 A
4）添加一个线宽约束：先添加一个Constrain Set Name，在以具体网络相对应。7 [" c9 U0 N2 _$ o  N
46.区域规则设置：
1）设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些；4 ~2 J) [/ _$ c/ |/ {( Z
2）setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property–> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定。3 j" L2 U. d3 \
47.Allegro建立电路板板框：. i4 E7 h  C) H. Y3 e& s
步骤：3 b- T& y+ A6 p* c7 W
1）设置绘图区参数，包括单位，大小；$ @- `$ ]6 h0 \4 J6 [0 O5 u
2）定义outline区域；
3）定义route keepin区域（可使用Z-copy操作）；- B# W/ `; p2 m0 h
4）定义package keepin区域；$ h/ g, b! t# R  F" d
5）添加定位孔。2 a! H6 @) T% d
48.Allegro布局基本知识：# o, j7 @' l0 q: ^& m
1）摆放的方法：Edit –> move或mirror或rotate；
2）关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容；, |4 q" Z  [2 H- _+ o
3）各层颜色设置：top –> 粉色；bottom –> 蓝色。
49.区域规则设置：& A4 o  f) L# z
1）设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些；4 Q$ @) c6 P% ~7 U* [( K
2）setup –> constraints –> constraint areas –> 选中arears require a TYPE property –> add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area –> 在制定区域画一个矩形 –> 点击矩形框，调出edit property–> 指定间距（net spacing type）和线宽(net physical type) –> 在assignment table进行指定。
50.创建总线：. H9 }1 X; M* j3 r
1）打开约束管理器（electronical constraint spreadsheet）；& V) l, Z: i. O! i
2）显示指定网络飞线：Display –> show rats –> net 然后在约束管理器中选择要显示的网络；+ E% Z2 M% k+ f  C2 x  h' k
3）如果要设置等长线，但是在线上有端接电阻，那么需要进行设置（x net），使得计算的时候跨过端接电阻。这就需要为每一个端接电阻设置仿真模型库，设置完成以后，就可以在约束管理器中的看到网络变为了x net；
4）添加信号仿真模型库：Analyze –> SI/EMI Sim –> Library 添加模型库 –> Add existing library –> local library path；% c5 r; U5 A2 E6 H2 u! J& Y. x# L
5）对每个新建添加模型：Analyze –> SI/EMI Sim –> Model 会显示出工程中的器件，然后为每个器件添加仿真模型。对于系统库里面的元件有自己的模型库，可以利用Auto Setup自动完成。对于系统库里面没有的模型，选择find model；
6）在约束管理器中，点击object –> 右键，即可利用filter选择需要选择的网络，可以选择差分对，x net等；. @  F1 W8 f3 z0 z$ r
7）创建总线：在约束管理器中，选择net –> routing –> wiring 然后选择需要创建为总线的网络 –> 右键，create –>bus。: @  o; y0 U( C8 A% w, ^! ~* r
51.设置拓扑约束：. b0 M5 }! F0 \1 U: }% F
线长约束规则设置
1）对线长的要求，实际就是设置延时，可以按照长度来设置，也可以按照延时来设置；
2）打开约束管理器 –> Electronic constraint set –> All constraint –> User –defined 选择在设置拓扑结构时设置好的网络 –> 右键选择SigXplore–> 在pro delay里选择。也就是说如果要想设置线长约束，需要先定义一个拓扑结构，然后再指定这个拓扑结构的网络约束。
相对延迟约束规则设置（即等长设置）
1）在设置相对延迟约束之前也需要先建立拓扑约束；
2）在拓扑约束对话框 –> set constraint –> Rel Prop Delay 设定一个新规则的名称 –> 指定网络起点和终点 –> 选择local（对于T型网络的两个分支选择此选项）和global（对于总线型信号）。3 S8 P; f( b6 v8 S1 w2 A6 P+ }2 b: Y6 ]% o
52.布线准备：
1）设置颜色：Display –> color/visibility 其中group主要设置：stack-up，geometry，component，area；# `' h3 A* L8 {( I. T8 F0 f3 l, |0 ~
2）高亮设置：Display –> color/visibility –> display选项：temporary highlight和permanent highlight 然后再在display –> highlight选择网络就可以高亮了。但是此时高亮的时候是虚线，可能看不清，可以在setup –> user preferences –> display –>display_nohilitefont 打开此选项 也可以设置display_drcfill，将DRC显示也表示为实现，容易看到。另外DRC标志大小的设置在setup –>drawing option –> display –> DRC marker size；
3）布局的时候设置的栅格点要打一些，在布线的时候，栅格点要小一些；
4）执行每一个命令的时候，注意控制面板的选项，包括option，find，visibility；
5）不同颜色高亮不同的网络：display highlight –> find面板选择net –> option面板选择颜色，然后再去点击网络。6 u9 v: L9 T9 Q
差分布线1 I: d: |, |7 B
1）差分线走线：route –> conect然后选择差分对中的一个引脚，如果已经定义了差分对，就会自动进行差分对布线；
2）如果在差分布线时想变为单端走线，可以点击右键：single trace mode。
蛇形走线
1）群组走线：route –> 选择需要布线的飞线这样就可以多根线一起走线了 –> 但快到走线的目的焊盘时，右键 –>finish 可以自动完成 –> 再利用slide进行修线；7 N& I& x, K4 v2 v# G
2）常用的修线命令：- ]  z( w  d9 r7 Q: U  w
（1）、edit –> delete 然后再find中可以选择Cline（删除整跟线）、vias、Cline Segs（只删除其中的一段）；
（2）、route –> slide 移动走线；) s4 X# H, ]% k% A5 V
（3）、route –> spreadbetween voids 并在控制面板的options栏输入void clearance即可进行自动避让。9 {6 N, [4 M7 P6 b5 X
53.铺铜：
1）建议初学者内电层用正片，因为这样就不用考虑flash焊盘，这时候所有的过孔和通孔该连内电层的就连到内电层，不该连的就不连。而如果用负片，那么如果做焊盘的时候如果没有做flash焊盘，那么板子就废了；
2）在外层铺铜：shape –> rectangular 然后再option中进行设置：7 @" N9 E7 w. r& J6 ?
（1）动态铜（dynamic copper）1 P$ t) c. X" ]3 `" g
（2）制定铜皮要连接的网络0 T  G4 p& _/ {# J* e7 Y- E. u
3）铺铜后如何编辑边界：shape –> edit boundary 就可以对铜皮就行修改边界；
4）如何删除铜皮：edit –> delete –> 在find中选择shape –> 点击铜皮就行删除；" y: T7 y4 e5 Y
5）修改已铺铜的网络：shape –> select shape or void –> 点击铜皮，右键assign net；; N3 Q) ?4 a) G1 Q
6）如何手工挖空铜皮：shape –> manual void –> 选择形状；
7）删除孤岛：shape –> delete islands –> 在option面板点击delete all onlayer；
8）铺静态铜皮：shape –> rectangular –> 在option面板选择static solid；# r5 k+ R9 ]. |4 H; _% l
9）铜皮合并，当两块铜皮重叠了以后要进行合并：shape –> merge shapes 逐个点击各个铜皮，就会合并为一个铜皮。合并铜皮的前提是铜皮必须是相同网络，别去铜皮都是一种类型（都是动态或者都是静态）。
54.内电层分割：( b% H6 P, F  F8 J# F8 S# u, Y
1）在多电源系统中经常要用到；& C+ Z7 n4 E2 a9 V7 }3 C+ X. V; v
2）在分割前为了方便观察各个电源的分布，可以将电源网络高亮显示；
3）分割铜皮：add –> line –> 在option面板选择class为anti etch，subclass为power，制定分割线线宽（需要考虑相临区域的电压差），如果电压差较小，用20mil即可，但是如果是+12V与-12V需要间隔宽一些，一般40~50mil即可。空间允许的话，尽量宽一些。然后用线进行区域划分；
4）铜皮的分割：edit –> split plane –> create 打开create split palne，选择要分割的层（power）及铜皮的类型 –> 制定每个区域的网络；0 j/ c* a% {. d, k+ Z
5）全部去高亮：display –> delight –> 选择区域；$ R# ]' R% x7 v6 X& T( @9 S- ?
6）去除孤岛：shape –> delete island 可以将孤岛暂时高亮显示 –> 点击option去除孤岛；
7）尽量不要再相邻层铺不用电源的铜皮，因为这样会带来电源噪声的耦合，在电源层之间要至少相隔一层非介质层。
55.后处理：; w& A# u2 X# q) a6 v2 E
1）添加测试点；' I3 A% n# D: c$ W
2）重新编号，便于装配。在原理图设计时时按照原理图中的位置进行编号的，但是这样在PCB中编号就是乱的。这就需要在PCB中重新编号，然后再反标注到原理图，步骤：Logic –> Auto Rename Refdes –> rename –> more 可以设置重新编号的选项 选择preserve current prefixes即保持当前的编号前缀；3 V8 Y/ @3 d; [$ {2 ?, b; [8 O
3）最好是在布线之前，对元件进行重新编号，否则，如果是在布线完成后再重新编号，可能会带来一些DRC错误。有一些DRC与电气特性是无关的，可能是由编号引起的，这时就可以不管这些DRC错误；" T$ q5 ~! ]0 }" Z, E3 `2 B
4）在原理图中进行反标注：打开原理图工程文件 –> tools –> back annotate –> 选择PCB Editor –> 确定即可；2 [6 Y  ~: t2 U+ z+ w3 l
5）布线完成后，进行完整的检查，检查可能存在的各种DRC错误；( F- W1 }! @& Y! i
6）查看报告：tools –> report或者quick reports –> 最常用的是unconnect pin report；还有查看shape的一些报告，检查动态铜皮的状态，如果有的状态不是smooth就需要到setup –>drawing option中进行更新 –> update to smooth；; e  E% b- E" O( G' r0 ^
7）shape no net 即没有赋给网络的shape；shape island 检查孤岛；design rules check report；
8）在setup –> drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等。这只是一个大致的统计信息。但是要求所有的选项都是绿色的，即都没有错误；
9）如果确定所有的设计都没有错误了，推荐进行一次数据库的检查，将错误完全排除掉。步骤：tools –> update DRC –> 选中两个选项 –> check 保证数据库是完整的。, n# k. O- V/ e6 c& [' m8 C8 D
56.丝印处理（为出光绘做准备）：' U& I$ h. t0 }7 M' m# u
1）生成丝印层是，与电气层没有关系了，所以可以把走线以及覆铜都关闭：display –> color visibility 关掉etch，要留着pin和via，因为调整丝印时需要知道他们的位置；  O  }$ O( z+ K  q& v( w
2）在display –> color and visibility –> group选择manufacturing –> 选择autosilk_top和autosilk_bottom因为丝印信息是在这一层的。不需要选择其它层的silkscreen；
3）生成丝印：manufacturing –> silkscreen –> 选择那些层的信息放在丝印层，一般要选上package geometry和reference designator –> 点击silkscreen，软件自动生成这个信息；
4）调整丝印，先在color and visibility中关掉ref des assembly_top和assembly_bottom；
5）调整字体大小：edit –> change –> 在find面板选中text –>option面板选中line width和text block，不选择text just–> 画框将所有的文字改过来。line width是线宽，text block是字体大小。注意option选项中的subclass不要动，否则修改后，就会把修改结果拷贝到那一层了；' I; k' e5 i" ?8 p# H; ~
6）调整丝印位置：move –> 选择编号进行修改；
7）加入文字性的说明：add –> text –> 在option中选择manufachuring/autosilk_top，以及字体的大小，然后点击需要添加的位置，输入即可；# Y  k8 `, ^- [. u% z1 v
57.钻孔文件：* S5 r8 v" o, [, T1 m5 @  K0 ~. d
1）钻孔文件是电路板制作厂商数控机床上要用到的文件，后缀为.drl；! N+ i3 [' T! c7 G! w8 {: n' F' ^9 j. l
2）设置钻孔文件参数：manufacture –> NC –> NC Parameters –> 设置配置文件（nc_param.txt）存放路径，全部保持默认即可；
3）产生钻孔文件：manufacture –> NC –> NC drill –> Drilling:如果全部是通孔选择layer pair；如果有埋孔或者盲孔选择（bylayering）—> 点击drill就可产生钻孔文件 –> 点击view log查看信息；9 q2 L! z2 h& Y+ U" g8 z# ?
4）注意NC drill命令只处理圆型的钻孔，不处理椭圆形和方形的钻孔，需要单独进行处理：manufacture –> NC –> NC route –> route 可能会产生一些工具选择的警告，可以不必理会。完成后会产生一个.rou文件；* ]9 S7 b' j8 s$ j; _
5）生成钻孔表和钻孔图：display –> color and visibility –> 关闭所有颜色显示，在geometry中单独打开outline，只打开电路板的边框 –> manufacture–> NC –> drill legend 生成钻孔表和钻孔图 –> ok –> 出现一个方框，放上去即可。
58.出光绘文件：
1）出光绘文件：manufacture –> artwork，注意以下几个选项：
Film Control：" D: c1 M9 O/ ?! m! b
（1）undefined line width：一般设置为6mil或者8mil；) z. Y/ B6 Y1 b8 L" h3 i% t+ o* _
（2）plot mode：每一层是正片还是负片；
（3）vector based pad behavior：出RS274X格式文件时，一定要选中这个选项，如果不选这个选项，那么出光绘的时候，负片上的焊盘可能会出问题。: H( y( g- u* k. C; Q$ w
GeneralParameters：
（1）Device type：选择Gerber RS274X，可以保证国内绝大多数厂商可以接受；8 Y$ ^+ H0 W0 U- V
2）在出光绘文件之前可以设定光绘文件的边框（也可以不设置）：setup –> areas –> photoplot outline；
3）如果要出顶层丝印信息的光绘文件，需要先把这一层的信息打开：display –> color/visibility –> all invisible 关掉所有；8 h; v. M1 x# a* [
4）对于顶层丝印层，需要打开以下三个选项：
geometry：[board geometry]: silkscreen_top [package geometry]:silkscreen_top7 J* }% l5 T$ w0 [# d5 m
manufacturing：[manufacturing]: autosilk_top; I: U9 A9 ~$ s2 Q
然后，manufacture –> artwork –> film control –> 在available films中选择TOP，右键add –> 输入这个film的名字（例如silkscreen_top）这样就可以在available films中添加上了这个film，并且里面有刚才选择的三个class/subclass；3 b% b1 z, |, h/ y
5）利用相同的方法，在产生底层的丝印；
6）添加阻焊层，先在manufacture中添加上soldermask_top层，然后再在display –> color/visibility中选择一个几个class/subclass:
stack-up：[pin]: soldermask_top; [via]: soldermask_top& _& S* g. Q2 d8 q
geometry：[board geometry]: soldermask_top; [package geometry]: soldermask_top5 X% T- o8 N9 p( \8 t' P. P
再在soldermask_top右键 –> match display 就会让这个film和选择的class/subclass进行匹配了, l; ?  Z9 m( [* ]% v  b
同样的办法添加底层阻焊层；7 M7 p7 _. y  e8 W3 C
7）添加加焊层，先在manufacture中添加上pastemask_top层，然后再在display –> color/visibility中选择一个几个class/subclass:$ H, K5 y( g- @
stack-up：[pin]: pastemask_top; [via]: pastemask_top" H$ }' S+ f8 V# `
geometry：[board geometry]: 没有; [package geometry]: pastemask_top& s0 p( F- [7 z+ y7 p; R
再在soldermask_top右键 –> match display 就会让这个film和选择的class/subclass进行匹配了: ]. C4 [6 S/ ~. U4 m0 C
同样的办法添加底层加焊层；
8）添加钻孔表，先在manufacture中添加上drill_drawing层，然后再在display –> color/visibility中选择一个几个class/subclass:
manufacturing：[manufacturing]: Nclegend-1-4
geometry：[board geometry]: outline
再在drill_drawing右键 –> match display 就会让这个film和选择的class/subclass进行匹配了；6 o$ K& t) o! j/ }
9）板子需要的底片：
（1）四个电气层（对于四层板）
（2）两个丝印层
（3）顶层阻焊层和底层阻焊层（solder mask）* b% O/ H+ s/ I0 }" g
（4）顶层加焊层和底层加焊层（paste mask）
（5）钻孔图形（NC drill lagent）
10）如何在已经设定好的film中修改class/subclass：点击相应的film –> display就可以显示当前匹配好的class/subclass –> 然后再在display中修改 –> 然后再匹配一遍；$ Q; [% }1 r$ Y
11）需要对每个film进行设置film option；2 }' u6 s  R" n2 o( O( h' _  `
12）生成光绘文件：film option中select all–> create artwork；
13）光绘文件后缀为.art；
14）需要提供给PCB厂商的文件：.art、.drl、.rou(钻非圆孔文件)、参数配置文件art_param.txt、钻孔参数文件nc_param.txt。