vivado中synthesis（综合）和implementation（实现）

本文转载自查看原文 2020-03-04 10:41 2412 verilog

综合：将高级抽象层次的电路描述转化为较低层次的描述。
即将语言描述的电路逻辑转化为与门、或门、非门、触发器等基本逻辑单元的互连关系。

实现：布局+布线
综合后生成的门级网表只是表示了门与门之间的虚拟的链接关系，并没有规定每个门的位置以及连线的长度等。

不考虑上板子的话，在vivado只需要用得最多的一般是仿真功能

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