Error (10278): Verilog HDL Port Declaration error at **.v(21): input port "**" cannot be declared with type "
variable data type, e.g. reg>"
錯誤原因：端口聲明錯誤 解決辦法：比如input端口不能被定義為reg類型 ...
原文：模塊端口輸出不能到REG寄存器，[Synth 8-685] variable 'reg_clkd1m2_rx_lvds_clock' should not be used in output port connection ["E:/PJ/2021_8_13/top_2k4k_v1/gsv_7a15/gsv_7a15.srcs/sources_1/new/rx_lvds_8bit.v":232]
模塊端口輸出不能到REG寄存器，wire變量可以在always 語句中做右值，但左值只能是REG型， ...
2021-08-30 15:35 0 230 推薦指數：
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