verilog中assign和always@(*)的區別和值得注意
verilog描述組合邏輯一般常用的有兩種：assign賦值語句和always@(*)語句。兩者之間的差別有： 1. 被assign賦值的信號定義為wire型，被always@(*)結構塊下的信號定義為reg型，值得注意的是，這里的reg並不是一個真正的觸發器，只有敏感列表為上升沿觸發 ...
原文：always@* 和 assign的區別
用了很久的mc ，一直以為mc 的外擴接口有問題，只能寫出不能讀入。 嘗試了很多種方案，包括外部接口使能打一拍讀入都試了，都不行。 突然發現數據讀入一直都用的assign，換成always 會是什么樣，居然TMD好使了。原始代碼 assign xdata o ramx en ramx data: portA en d portA i d: portA i不用打一拍，因為它是有外部提供的，如果接按鍵 ...
2021-05-09 17:11 0 197 推薦指數：
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verilog中assign和always@(*)兩者描述組合邏輯時的差別
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