【verilog】單周期MIPS CPU設計
一、 實驗要求 設計一個單周期MIPS CPU，依據給定過的指令集，設計核心的控制信號。依據給定的數據通路和控制單元信號進行設計。 二、 實驗內容 1.數據通路設計：mips指令格式只有三種： 1)R類型 從寄存器堆中取出兩個操作數，計算結果寫回寄存器堆 2)I類型 ...
原文：使用Verilog搭建一個單周期CPU
使用Verilog搭建一個單周期CPU 搭建篇 總體結構 其實跟使用logisim搭建CPU基本一致，甚至更簡單，因為完全可以照着logisim的電路圖來寫，各個模塊和模塊間的連接在logisim中非常清楚。唯一改變了的只有GRF和DM要多一個input PC端口，用來display的時候輸出PC值 IFU同理多了一個output PC，用來把PC的值傳給GRF和DM。其他的模塊我都是直接對着lo ...
2020-12-04 12:08 0 651 推薦指數：
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