關於verilog中語句可不可綜合
1）所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1 ...
原文：verilog中的可綜合與不可綜合語句
verilog中可綜合語句：input，output，parameter，reg，wire，always，assign， begin...end，case，for，posedge，negedge，or，and，default，if，function，generate，integer，while，repeat while repeat循環可綜合時，要具有明確的循環表達式和循環條件，for可綜合時也要 ...
2020-08-12 11:03 0 2860 推薦指數：
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參考博文：https://blog.csdn.net/qq_37147721/article/details/84889832?depth_1-utm_source=distribute.pc_rel ...