UVM實戰[一]
歡迎關注個人公眾號摸魚范式 一個新的連載系列，將以一個實際的UVM環境代碼講解的使用、機制等，更新周期會比較長。 文件說明 分享的文件是我個人和同學在參加復微杯大學生電子設計大賽中所完成的設計。賽題來自數字命題AI賽道，有興趣可以了解一下 https://mp.weixin.qq.com ...
原文：UVM實戰[三]
歡迎關注個人公眾號摸魚范式 本期將講解UVM環境運行以及他的樹狀結構。主要參考資料為 白皮書: http: bbs.eetop.cn thread .html 紅寶書: http: rockeric.com 上期推送中，我們講解了整體環境的構成，以及他們之間的關系。那么當仿真開始時，整個環境又將如何建立起來呢，組件按照什么順序進行組件實例化，如何將組件之間的通訊構建起來，以及在運行時我們需要做什么 ...
2020-04-25 17:37 0 780 推薦指數：
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UVM實戰[二]
歡迎關注個人公眾號摸魚范式 本期將講解UVM環境構成和啟動方式。主要參考資料為 http://bbs.eetop.cn/thread-320165-1-1.html http://rockeric.com/ 環境構成 進行仿真驗證的基本流程是 例化DUT 產生並發送激勵 ...
UVM基礎總結——基於《UVM實戰》示例
一、前言 工作一直在做SoC驗證，更關注模塊間的連接性和匹配性，所以相比於擅長隨機約束激勵的UVM來說，定向測試的概念更容易debug。當然前提是IP已經被充分驗證。因此覺得接觸UVM的機會較少。到現在發現即使在SoC驗證中依然有它的用武之地。比如驗證可獨立於CPU工作的IP、快速對系統性能 ...
UVM 片斷
Q: UVM中有些component使用new()函數來創建，有些則是使用build_phase中的create()來創建，這兩種方法有什么區別？分別應用在哪些場景？ A:new()函數是sv的語法，而create是UVM提供的方法，只有使用create才能實現factory的override ...
UVM基礎之------uvm_transaction
uvm_transaction繼承自uvm_object,添加了timing和recording接口，該類是uvm_sequence_item的基類。下邊將做剖析 1. 這個類提供了時間戳屬性(timestamp properties),通知事件(notification events ...
UVM 之$cast
轉載 在UVM中經常可以看到$cast的身影，這是SV的build-in task之一，當然它還有function的版本，這里不討論。 說到這，不得不提到“類型轉換”這個術語，SV和很多其他語言一樣，都支持特定類型間的相互轉換。SV類型轉換分兩種方法，一種叫靜態類型轉換，另一種稱之為動態 ...
UVM之sformat
Useful SystemVerilog System Tasks Useful SystemVerilog System Tasks Task Name ...
UVM基礎之----uvm_object
uvm_void The class is the base class for all UVM classes. uvm_object: The uvm_object class is the base class for all ...