1.phase機制   uvm 驗證環境通過 phase 機制，引入了一套自動化的運行流程，通過該機制我們可以清晰的了解 UVM 仿真階段的層次化，因為 verilog 中有阻塞和非阻塞賦值，相應的仿真平台中，也要實現 NBA 區域 和 Actice 區域，在不同的 phase 區域中做 ...

稱為配置寄存器。   在驗證過程中，寄存器的驗證是最新開始的，只有保證寄存器的配置正確，才能使得硬 ...

  uvm環境工作流程主要包含以下幾個步驟： module test_top module test 模板   uvm 環境是在 module 中通過調用 run_test()<UVM 全局 task>，創建 uvm_root uvm ...

  對於一名芯片驗證師而言，他可能面臨的任務可能是模塊級（module level）、子系統級（subsystem level）或者系統級（chip level）的驗證。但是俗話說"條條大路通羅馬"，它們用得方式是一樣的，當前業界通常采用 systemverilog 和 UVM 來驗證 DUT ...

鏈表其實也就是 線性表的鏈式存儲結構，與之前講到的順序存儲結構不同。 我們知道順序存儲結構中的元素地址都是連續的，那么這就有一個最大的缺點：當做插入跟刪除操作的時候，大量的元素需要移動。 如圖所示， ...

代碼的書寫順序會影響代碼的實現，在不同的時間做不同的事情，這是UVM phase的設計哲學，UVM phase提供了一個通用的TB phase 解決方案。支持顯示的隱式的同步方案，運行時刻的線程控制和跳轉。只要把代碼填入對應的phase，這些代碼就會自動執行。 phase 的引入在很大程度 ...

override功能是UVM中一個比較重要的功能，這個功能也是在factory里面實現的，我們會在env或者具體的case中使用override功能。 class case_x extends base_test; function void ...

Callback機制，其實是使用OOP來實現的一種程序開發者向程序使用者提供的模塊內部的接口。可以在Test_case的高度改變其他component的一些行為。 Systemverilog中已經提供的Callback函數pre_randomize，post_randomize。對於UVM ...