FPGA跨時鍾域異步時鍾設計的幾種同步策略
1 引言基於FPGA的數字系統設計中大都推薦采用同步時序的設計，也就是單時鍾系統。但是實際的工程中，純粹單時鍾系統設計的情況很少，特別是設計模塊與外圍芯片的通信中，跨時鍾域的情況經常不可避免。如果對跨時鍾域帶來的亞穩態、采樣丟失、潛在邏輯錯誤等等一系列問題處理不當，將導致系統無法運行。本文總結 ...
原文：CDC跨時鍾域同步設計
參考博文：https: blog.csdn.net maxwell ic article details ，https: blog.csdn.net dongdongnihao article details 和 https: www.cnblogs.com digital wei p .html 亞穩態 鎖存器出現亞穩態 在其中一個輸入端輸入的脈沖太短。 兩個端口輸入同時有效，或兩輸入有效相差 ...
2018-12-16 17:12 0 1037 推薦指數：
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