關於verilog中的signed類型
1 sum = a+ b; 1 sum = a ...
原文：verilog中signed的使用
在verilog中有時會用signed修飾符來修飾定義的數據，運算的時候也會用 signed 任務來強制轉換數據，那么signed的修飾是為什么呢，是為了區分有符號數和無符號數的加法和乘法嗎 其實不是的，因為有符號數和無符號數據的加法強結果和乘法器結構是一樣的，signed的真正作用是決定如何對操作數擴位的問題。 verilog中的加法和乘法操作前，會先對操作數據擴位成結果相同的位寬，然后進行加 ...
2018-10-13 12:46 4 7307 推薦指數：
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