原文:RTL基本知識:VCD內部解剖

VCD ValueChange Dump 是用ASCII記錄了被選擇信號在仿真過程中的變化情況,同時還記錄了一些測試向量生成時的仿真信息,例如仿真時間精度等.目前常用的VCD主要有兩種格式: 四值格式:記錄了信號的數值變化情況,這里的數值僅包含 , ,x,z,不包含相關信號強度的信息 擴展格式:記錄了信號數值變化的所有情況 本文僅以四值格式VCD為例進行詳述. VCD生成常用的系統任務 在Veri ...

2018-09-21 22:38 0 939 推薦指數:

查看詳情

RTL基本知識:關於disable fork的誤解

分析說明: initial"塊"在仿真開始時執行,開啟進程procedure_0,創建一個對應的可執行的線程.該進程中開啟了5個進程(ini_p ...

Sat May 05 06:53:00 CST 2018 0 1546
RTL基本知識:邏輯強度模型(Logic Strength Model)

本文主要介紹HDL語言中常用的邏輯強度模型,並且以Verilog示例為主,最后介紹VHDL中常用的各種邏輯值系統.Verilog中提供了大量的模型用於模擬具體的硬件電路,例如and,or,nmos等, ...

Sun Jul 29 19:16:00 CST 2018 0 1243
RTL基本知識:慣性延遲和傳輸延遲

1 基本概念 在數字實現過程中,延遲一般有以下幾種: 分布式延遲(Distributed Delays) 一般用來指定模塊內部信號通過邏輯單元或者線網耗費的時間。 模塊路徑延遲(Module Path Delays) 模塊路徑一般指從源(輸入端口或者輸入輸出端口)到目的(輸出端口 ...

Sat May 12 16:46:00 CST 2018 0 2129
RTL基本知識:奇數分頻器

【設計要求】 實現占空比為50%的奇數分頻器(示例以三分頻為例). 【原理分析】 在進行數字電路設計的過程中,分頻器是設計中使用頻率較高的一種基本設計之一,雖然很多廠家都提供特定的電路模塊對時鍾 ...

Fri Jun 08 06:08:00 CST 2018 0 2901
RTL基本知識:參數三姐妹-parameter-localparam-specparam

在Verilog中,parameter既不屬於變量范疇也不屬於線網范疇,經常用來定義一個標志符代表一個常量,所以參數的值在仿真運行的過程中不能進行修改。但是通過使用參數,可以提高程序的可讀性、可復用 ...

Sat May 26 06:29:00 CST 2018 0 2512
RTL基本知識:阻塞賦值與非阻塞賦值

0 丑話說在前邊 RHS:運算符(= or <=)右側的表達式 LHS:運算符(= or <=)左側的表達式 競爭(Race Condition):在同一仿真時間槽(time-slo ...

Sat May 19 19:30:00 CST 2018 0 1175
java中四種內部類的基本知識

java中的內部類有四種:1.靜態內部類:作為類的靜態成員,存在於某個類的內部。 靜態內部類雖然是外部類的成員,但是在未創建外部類的對象的情況下,可以直接創建靜態內部類的對象。靜態內部類可以引用外部類的靜態成員變量和靜態方法,但不能引用外部類的普通成員。 //靜態內部類的測試程序public ...

Sat Sep 10 07:42:00 CST 2016 0 5728
ETL測試基本知識

一、ETL測試的重要性: ETL(Extract-Transform-Load的縮寫,即數據抽取、轉換、裝載的過程)作為BI/DW(Business Intelligence)的核心和靈魂,能夠按照 ...

Tue Jun 04 18:52:00 CST 2019 0 1218
 
粵ICP備18138465號   © 2018-2025 CODEPRJ.COM