【接口時序】7、VGA接口原理與Verilog實現
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原文：【接口時序】1、軟件與Verilog基本格式規范說明
一 說明 以前總是沒有記錄的習慣，導致遇到問題時總得重新回憶與摸索，大大降低了學習效率，從今天開始決定改掉這個壞毛病，認真記錄自己的Verilog學習之路，希望自己能一直堅持下去。 二 軟件資源與硬件資源 軟件資源說明： UltraEdit：本博客所有的Verilog代碼全部都在UltraEdit中編輯， UltraEdit具有語法高亮與自動補全 設置方法在本文最后面 功能，而且界面美觀,絕對是寫 ...
2018-08-12 12:45 0 2151 推薦指數：
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