Verilog中reg和wire的區別
wire表示直通，即輸入有變化，輸出馬上無條件地反映（如與、非門的簡單連接）。 reg表示一定要有觸發，輸出才會反映輸入的狀態。 reg相當於存儲單元，wire相當於物理連線。reg表示一定要有觸發，沒有輸入的時候可以保持原來的值，但不直接實際的硬件電路對應 ...
原文：Verilog中關於wire使用的一些小知識
.Verilog中如果wire連接到常量，而常量沒有說明他的位寬，那么將會默認為 位 如： 上述代碼在綜合的時候，會將a擴展成 位進行操作，而事先聲明常量位寬將不會出現，如下： 這一點看起來沒什么大不了的，但是有時候卻會出現我們想的不一樣的結果，請看下面的代碼： 本來想把低 位加到高 位，然而由於沒有說明常量的位寬，系統綜合默認常量為 位，當移位后其實為 d ,因此上面的代碼實際還是那個相當於實 ...
2018-04-14 18:52 0 6105 推薦指數：
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