Verilog UDP（User Defined Primitives）
User Defined Primitives 這是一篇很淺顯易懂的介紹Verilog UDP的文章，翻譯過來留存，原文可參考這里。 l 介紹 Verilog有內建原語如門，傳輸管，開關等，這些都是相當小的原語，如果我們需要更為復雜的原語，verilog提供了UDP，也就是用戶定義 ...
原文：Verilog中的UDP
概述 Verilog HDL語言提供了一種擴展基元的方法，允許用戶自己定義元件 User Defined Primitives，UDP 。通過UDP，可以把一塊組合邏輯電路或者時序邏輯電路封裝在一個UDP內，並把這個UDP作為一個基本的元件來使用。需要注意的是，UDP不能綜合，只能用於仿真。 UDP的定義與調用 UDP定義的語法和模塊定義類似，但由於UDP和模塊同屬於同級設計，因此，UDP定義不 ...
2017-12-21 09:19 0 4873 推薦指數：
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