校招Verilog——同步FIFO和異步FIFO
一、同步FIFO 1、代碼 2、仿真 二、異步FIFO 1、分析 （1）格雷碼 比較空滿時，需要讀寫地址進行判斷，二者屬於跨時鍾域，需要進行打拍的同步處理，未避免亞穩態，采用格雷碼，因為格雷碼相鄰只有一位變化，這樣同步多位時更不容易產生問題 ...
原文：怎么用Verilog語言描述同步FIFO和異步FIFO
感謝 知乎龔大佬 打雜大佬 網上幾個nice的博客 忘了是哪個了。。。。 前言 雖然FIFO都有IP可以使用，但理解原理還是自己寫一個來得透徹。 什么是FIFO Fist in first out。先入先出的數據緩存器，沒有外部讀寫地址線，可同時讀寫。 規則：永遠不要寫一個已經寫滿了的fifo。 永遠不要讀一個讀空了的fifo。 FIFO種類 同步FIFO和異步FIFO。 同步FIFO只有一個時鍾 ...
2017-10-14 12:13 0 5802 推薦指數：
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參考以下帖子： https://blog.csdn.net/hengzo/article/details/49683707 https://blog.csdn.net/Times_poem/artic ...
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