Verilog語法基礎講解之參數化設計
Verilog語法基礎講解之參數化設計 在Verilog語法中，可以實現參數化設計。所謂參數化設計，就是在一個功能模塊中，對於一個常量，其值在不同的應用場合需要設置為不同的置，則將此值在設計時使用parameter 關鍵字聲明，那么在上層模塊例化使用該功能模塊時，可以根據具體需求重新配置 ...
原文：Verilog中使用'include實現參數化設計
前段時間在FPGA上用Verilog寫了一個多端口以太網的數據分發模塊，因為每個網口需要獨立的MAC地址和IP地址，為了便於后期修改，在設計中使用parameter來定義這些地址和數據總線的位寬等常量。當時的做法是，頂層模塊和子模塊中都定義parameter型常數，在頂層模塊引用子模塊時，通過參數傳遞改變在被引用子模塊中已定義的參數，實現在頂層模塊統一管理參數的功能，代碼如下 子模塊 和 分別實現 ...
2017-10-05 09:43 0 2429 推薦指數：
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