跨時鍾域的問題：前一篇已經提到要通過比較讀寫指針來判斷產生讀空和寫滿信號，但是讀指針是屬於讀時鍾域的，寫指針是屬於寫時鍾域的，而異步FIFO的讀寫時鍾域不同，是異步的，要是將讀時鍾域的讀指針與寫時鍾域的寫指針不做任何處理直接比較肯定是錯誤的，因此我們需要進行同步處理以后進行比較 ...

前言 觸發器輸入端口的數據在時間窗口內發生變化，會導致時序違例。觸發器的輸出在一段時間內徘徊在一個中間電平，既不是0也不是1。這段時間稱為決斷時間（resolution time）。經過resolu ...

一、什么是亞穩態 首先康康百度怎么解釋亞穩態的：亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處於振盪狀態，並且這種無用的輸出電平 ...

1首先介紹一下建立時間和保持時間的基本概念： 1.1建立時間和保持時間： ...

轉載自:https://blog.csdn.net/u010668547/article/details/80250997 本文討論了時鍾切換的兩種基本情況以及兩種基本電路結構，討論了一些問題： 下圖是一個時鍾選擇的簡單實現以及時序圖，使用AND-OR多路復用邏輯，其中SELECT信號為時鍾 ...

競爭(Race)：一個門的輸入有兩個及以上的變量發生變化時，由於各個輸入的組合路徑的延時不同，使得在門級輸入的狀態改變非同時。 冒險或險象(Hazard)：競爭的結果，如毛刺Glitch。 相鄰信號間的串擾也可能產生毛刺Glitch。 組合邏輯的冒險是過渡性的，它不會使得穩態值偏離正常值 ...

1. 應用背景 1.1 亞穩態發生原因 在FPGA系統中，如果數據傳輸中不滿足觸發器的Tsu和Th不滿足，或者復位過程中復位信號的釋放相對於有效時鍾沿的恢復時間（recovery time）不滿足，就可能產生亞穩態，此時觸發器輸出端Q在有效時鍾沿之后比較長的一段時間 ...

問題： 在多時鍾設計中可能需要進行時鍾的切換。由於時鍾之間可能存在相位、頻率等差異，直接切換時鍾可能導致產生glitch。 組合邏輯實現時鍾切換： HDL代碼： 電路圖： 波形圖： 問題： 使用上述電路進行時鍾切換會導致在控制信號sel附近出現glitch ...