【設計經驗】1、Verilog中如何規范的處理inout信號
在FPGA的設計過程中，有時候會遇到雙向信號(既能作為輸出，也能作為輸入的信號叫雙向信號)。比如，IIC總線中的SDA信號就是一個雙向信號，QSPI Flash的四線操作的時候四根信號線均為雙向信號。在Verilog中用關鍵字inout定義雙向信號，這里總結一下雙向信號的處理方法 ...
原文：在verilog中關於inout口的設計方法
方法一： 在學習IIC的時候我們知道這么設計inout inout scl reg scl reg , scl en scl scl en scl reg : dz 當scl en 有效輸出scl reg 的波形，就是output，否則就是input。 方法二： 后來在工作中遇到了一個IIC的IP核 ，這個IIC的IP核接口是這樣子的 這個IP中，將IIC的input 和output分開了。並且沒 ...
2016-01-13 10:19 0 2231 推薦指數：
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