SV中的Interface和Program
Interface：SV中新定義的接口方式，用來簡化接口連接，使用時注意在module或program之外定義interface，然后通過'include來添加進工程。 interface arb_if(input bit clk); //clk信號 ...
原文：SV中的線程
SV中線程之間的通信可以讓驗證組件之間更好的傳遞transaction。 SV對verilog建模方式的擴展： fork.....join 必須等到塊內的所有線程都執行結束后，才能繼續執行塊后的語句。 所以使用的很少 fork.....join none 先執行塊后的線程，而后再執行塊內的線程。不會產生塊后的線程必須等塊內線程的情形。 fork.....join any 只要塊內的線程有一個執行結 ...
2015-04-13 16:11 0 2512 推薦指數：
相關推薦
SV中的OOP
)非常適合一個架構的搭建。 在SV中，類可以定義在program, module, package中，但 ...
SV中的覆蓋率
SV采用CRT的激勵形式，而判斷驗證進度的標准也就是覆蓋率(coverage)。 覆蓋率的兩種指定形式：顯式的，直接通過SV來指定出的，如SVA，covergroup。 隱式的，在驗證過程中，隨"register move"就可以 ...
SV中的隨機化
SV搭建testbench的關鍵概念：CRT(constraint random test)，測試集的隨機化。 由於對象class由數據和操作組成，所以對數據的隨機化一般放在一個class內。(對環境或環境的配置也可以反映在配置參數的隨機化上) 一個constraint包括兩部分：rand ...
SV中的數據類型
Verilog-1995中規定的數據類型有：變量(reg), 線網(wire), 32位有符號數(integer), 64位無符號數(time), 浮點數(real)。 SV擴展了reg類型為logic，除了reg類型的功能外，可以用在連續賦值，門單元和模塊所驅動。但是不能用在雙向總線建模 ...
SV中，ref和automatic關鍵字
SV中增加了一種方式ref，指定為引用而不是復制。這種方式只能用在automatic的子程序中，這種參數的好處是在子程序中 修改變量對調用它的模塊隨時可見。 task bus_read(input logic [31:0] addr, ref logic ...
SV & UVM中的面向對象
1 SV重載機制1.1 類的封裝 一般而言，類里的變量/方法有兩種被訪問的方式：(1)，在定義類時，在類的內部直接使用變量/方法；(2)，當類已經被例化后，通過class_inst.num或者class_inst.method()的方法使用類的變量和方法。因此確定變量/方法的訪問權限很有必要 ...
sv dist
轉自： https://zhidao.baidu.com/question/1705149255835699740.html Systemverilog中權重分布由操作符dist實現，百有兩種形式：“：=”或“：/”。 “：=”表示值的權重是相等的，“：/”表示值的權重是均分度的。 權重不用百分比 ...