Interface：SV中新定義的接口方式，用來簡化接口連接，使用時注意在module或program之外定義interface，然后通過'include來添加進工程。 interface arb_if(input bit clk); //clk信號 ...

SV中線程之間的通信可以讓驗證組件之間更好的傳遞transaction。 SV對verilog建模方式的擴展：1) fork.....join 必須等到塊內的所有線程都執行結束后，才能繼續執行塊后的語句。(所以使 ...

SV采用CRT的激勵形式，而判斷驗證進度的標准也就是覆蓋率(coverage)。 覆蓋率的兩種指定形式：顯式的，直接通過SV來指定出的，如SVA，covergroup。 隱式的，在驗證過程中，隨"register move"就可以 ...

SV搭建testbench的關鍵概念：CRT(constraint random test)，測試集的隨機化。 由於對象class由數據和操作組成，所以對數據的隨機化一般放在一個class內。(對環境或環境的配置也可以反映在配置參數的隨機化上) 一個constraint包括兩部分：rand ...

Verilog-1995中規定的數據類型有：變量(reg), 線網(wire), 32位有符號數(integer), 64位無符號數(time), 浮點數(real)。 SV擴展了reg類型為logic，除了reg類型的功能外，可以用在連續賦值，門單元和模塊所驅動。但是不能用在雙向總線建模 ...

什么是OOP，Object Oriented Programming，是面向對象的編程，還有OOD（面向對象的設計），OOA（面向對象的分析） 面向對象的三大特性： 1、封裝 隱藏對象的屬性和實現細節，僅對外提供公共訪問方式，將變化隔離，便於使用，提高 ...

面向對象 面向對象的本質就是：以類的方式組織代碼，以對象的組織（封裝）數據 創建與初始化對象 使用new關鍵字創建的時候，除了分配內存空間之外，還會給創建好的對象進行默認的初始化以及對類中構造器的調用 構造器 作用 實例化初始值 //有參構造：一旦定義了有參構造，無參就必須顯示定義 ...

SV中增加了一種方式ref，指定為引用而不是復制。這種方式只能用在automatic的子程序中，這種參數的好處是在子程序中 修改變量對調用它的模塊隨時可見。 task bus_read(input logic [31:0] addr, ref logic ...