verilog中的可綜合與不可綜合語句
verilog中可綜合語句：input，output，parameter，reg，wire，always，assign， begin...end，case，for，posedge，negedge，or，and，default，if，function，generate，integer，while ...
原文：關於verilog中語句可不可綜合
所有綜合工具都支持的結構：always，assign，begin，end，case，wire，tri，aupply ，supply ，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif ，bufif ，notif ，notif ，if，inout，input，instantitation，module，n ...
2014-12-16 00:21 0 3279 推薦指數：
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