verilog的一些總結
Verilog中的變量有線網類型和寄存器類型。線網型變量綜合成wire，而寄存器可能綜合成WIRE，鎖存器和觸發器。二：Verilog語句結構到門級的映射1、連續性賦值：assign連續性賦值語句邏輯結構上就是將等式右邊的驅動左邊的結點。因些連續性賦值的目標結點總是綜合成由組合邏輯驅動的結點 ...
原文：verilog 2001中的一些新語法
比較有用的： ，generate語句，但需注意，generate for中變量范圍是已知的確定值， generate case，generate if語句中變量都必須是固定的， generate必須跟endgenerate 中間begin加塊名。 ，算術左移右移 ，有符號數，其實就是兩個變量位寬不一致做運算的時候，低位寬的補齊位寬的方式與以前發生了變化，原來是用零補齊，現在看最高位如果是 就以 補 ...
2014-11-24 17:53 0 3587 推薦指數：
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