Verilog中generate語句的用法
1，Verilog中generate for的用法 2，generate使用總結 3，Verilog中generate的使用 ...
原文：Verilog中generate語句的用法
在Verilog 中新增了語句generate，通過generate循環，可以產生一個對象 比如一個元件或者是一個模塊 的多次例化，為可變尺度的設計提供了方便，generate語句一般在循環和條件語句中使用，為此，Verilog 增加了四個關鍵字generate，endgenerate, genvar, localparam，genvar是一個新增的數據類型，用在generate的循環中的標尺變量 ...
2014-06-13 21:40 0 14089 推薦指數：
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