Verilog中generate语句的用法
在Verilog-2001中新增了语句generate，通过generate循环，可以产生一个对象（比如一个元件或者是一个模块）的多次例化，为可变尺度的设计提供了方便，generate语句一般在循环和条件语句中使用，为此，Verilog-2001增加了四个关键字generate ...
原文：verilog中generate-for与for的区别
generate for只针对于module reg net assign always parameter function initial task等语句或者模块，而for只针对于非例化的循环。 generate for语句： generate for语句必须用genvar关键字定义for的索引变量 for的内容必须用begin end块包起来，哪怕只有一句 begin end块必须起个名字 ...
2022-02-20 17:25 0 1331 推荐指数：
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