Vivado Synth/Place Faild但是没有给出error信息
最近遇到一个现象，以前可以编译通过的工程，修改之后发现Synthesis编译报错，而且没有给出error信息，以前也出现过无故place 失败但是没有给出error信息的现象，查看错误日志输出文件，出现# # An unexpected error has occurred ...
原文：Vivado 报错：[Place 30-574] Poor placement for routing between an IO pin and BUFG.
一 报错内容 二 报错原因 简单来说，是因为代码里使用到了时钟信号clk out，但是该信号不是来自FPGA板子上的晶振，而是来自外部输入。这种情况下在绑定引脚的时候，如果把时钟绑定到普通IO上就会报如上错误，此时就需要做特殊处理。 三 解决办法 将时钟信号clk out绑定到支持时钟的引脚上。 我使用的是genesys 开发板，时钟信号clk out由上一级电路从genesys 的FMC接口输 ...
2021-04-05 09:26 0 1194 推荐指数：
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