原文:vcs 仿真中遇到的verilog 延时问题

在项目后仿的过程中,由于后端提供的网表并非完整的网表,而是分模块提供的独立网表。所以后仿是在仿真环境中既有rtl代码,又有网表。这种情况下rtl 模块与网表模块之间的接口存在信号的hold time无法满足的情况。所以需要将rtl给到网表的输入信号做一个delay再输入到网表中。在这个过程中研究了一下verilog中的延时问题。 no bb,show me your code. 下面是以上代码再 ...

2021-12-16 15:36 0 1160 推荐指数:

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Thu Oct 29 03:53:00 CST 2020 0 678
VCS课时6:VCS仿真效率

大型SoC的设计:大部分时间在做优化,设计,写代码是其次。更多的是Debug 衡量仿真的效率:仿真速度快,CPU资源少,内存少 这节课并不是最重要的,但是涉及仿真的高效性和思想 课程目标 好的编码风格 利用VCS提供的开关选项, +rad开关 工具其实有限的,最重 ...

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