verilog之wire和reg
verilog之wire和reg 1、区别 wire为线，reg为寄存器。至少初期这两个名词的意思是这样的。wire在电路设计中指代的就是某个点的逻辑值，而reg则指代某个寄存器输出的逻辑值。这个理解可以覆盖大部分的使用。而不在这一范围内的就是使用always写组合逻辑。这时的reg具备 ...
原文：数字逻辑实践5->Verilog语法 | wire 与 reg 的选择与特性总结
问题起因：最初学习数字逻辑设计理论的时候还没有注意到，在实验课上写代码的时候发现了一个问题： 对于源码模块的变量定义，何时定义为reg 何时定义为wire 它们各自又有什么特性和物理意义 . wire wire是网络数据类型的关键字。 网络数据类型表示结构实体 例如门 之间的物理连接 线 。网络类型的变量不能储存值。 语言特性 wire型数据常用来表示用于 结构化定义 assign为代表的连续赋值 ...
2021-11-28 18:34 0 835 推荐指数：
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