systemverilog 内容庞杂，需要不停的花时间，不停的思考与练习。保持谦虚不急不躁的心态，稳步学习。路漫漫其修远兮，吾将上下而求索。 实际硬件中，时序逻辑通过时钟沿激活，组合逻辑的输出则随着输入的变化而变化。在测试平台的环境里，大多数语句块被模拟成事务处理器，并运行在各自的线程里。 Systemverilog 每个线程总是会跟相邻的线程通信。这里涉及到测试平台组成问题。环境类需要知道发生器 ...
2021-10-31 17:28 0 914 推荐指数：
测试平台通过已有的结构如事件、@事件控制、wait和disable语句、以及新的语言元素(如旗语和信箱），来实现线程间的通信、同步以及线程的控制。 标准的Verilog对语句有两种分组方式，使用begin...end或fork...join。 begin...end中的语句以顺序方式执行 ...
wait fork ：等待当前进程所有子进程，但不包括子进程的子进程，执行完后才会往下执行。 上面的例子中，do_test需要等到exec1...exec4等4个子进程全部返回后才会返回到do_test的caller disable ...
我有类似于跟随伪代码的东西： for (lets say 10 iterations) begin // Do some configuration changes fork begin ///apply input to design end begin while ...
前言 在单核时代，大家所编写的程序都是单进程/单线程程序。随着计算机硬件技术的发展，进入了多核时代后，为了降低响应时间，重复充分利用多核cpu的资源，使用多进程编程的手段逐渐被人们接受和掌握。然而因为创建一个进程代价比较大，多线程编程的手段也就逐渐被人们认可和喜爱了。 记得在我刚刚学习线程进程 ...
SystemVerilog中，为了是代码简洁、易记，允许用户根据个人需要使用typedef自定义数据类型名，常用的使用方法可参见“define和typedef区别”。但是在SystemVerilog引入面向对象编程后，经常会遇到在编写某个类或者类型的定义之前需要先使用对变量进行声明，往往这种情况下 ...
封装可以隐藏实现细节，使代码模块化，继承可以扩展已经存在的代码模块，目的都是为了代码重用。多态是为了实现接口的重用。在SystemVerilog中，子类和父类之间多个子程序使用同一个名字的现象称为SystemVerilog的“多态（polymorphism）”特征。子类从父类扩展创建之后，子类 ...
约束的使用 1.逻辑关系<,<=,==, >=,> 逻辑关系约束，比较直接的指定随机数产生的范围，<,<=,==, >=,> 2.inside inside可以约束data从指定的数据集合中获取数据值，取得每个值的概率 ...
由于git的权限控制功能比较弱，如果想给某个项目提供代码除了直接获得项目的push权限外，github另外提供了pull request的方式来进行协作。这种方式请求仓库拥有者拉自己的代码，而不需要仓库的权限。 首先，进入上游仓库，点击下图中红框内的fork，通过fork的方式在自己的仓库里建立 ...
