原题: 请将下面这段 C 语言描述的串行处理过程,转换为单拍完成的并行处理,并用可综合的 Verilog 来描述。 unsigned char cal_table_high_first(u ...
前言 由于最近开始找数字IC的工作,所以准备多练笔试题,下面贴上芯源笔试题,来源微信公众号 lt 数字IC打工人 gt 参考资源: .mu guang .李锐博恩 .长弓的坚持 .https: yunyaniu.blog.csdn.net 笔试题 Please code the divider by with Verilog duty cycle .用Verilog设计一个 分频器,要求 占空比。 ...
2021-10-15 21:28 0 2118 推荐指数:
原题: 请将下面这段 C 语言描述的串行处理过程,转换为单拍完成的并行处理,并用可综合的 Verilog 来描述。 unsigned char cal_table_high_first(u ...
数字IC笔试题 ——Cadence前端设计2018 @ 目录 数字IC笔试题 ——Cadence前端设计2018 补充知识1-fork join/join_any/join_none 补充知识2-DFT 比较好的题 ...
1华为2中兴3汇顶4nvidia5地平线6展讯7后端 https://www.cnblogs.com/wt-seu/p/12664792.html ...
目录 数字IC笔试 -- 汇顶设计验证2018 补充知识: 线性反馈移位寄存器(LFSR) 卡诺图化简 格雷码和二进制码互相转换 verilog运算优先级 verilog组合逻辑产生 ...
1.自我介绍 我是一名二本院校的电气自动化专业的本科生,因为自己的爱好,喜欢FPGA开发,两年的开发经验,用FPGA开发并完成三个省级科研立项并获得一个A类竞赛国家一等奖。目前签约上海艾为电子,数字IC设计工程师岗位,薪资10k+。 2.经验分享 找工作不仅是对你平时学习积累的考验 ...
1.对于同步fifo,每100个cycle可以写入80个数据,每10个cycle可以读出8个数据,fifo的深度至少为? 写时钟频率 w_clk,读时钟频率 r_clk,写 ...
1. 在Verlog HDL中对于initial语句,说法错误的是() A. 在仿真过程中只执行一次 B. 可用于给实际电路赋初值 C. 在模拟的0 时刻开始执行 D. 多个 initial ...
涉及数字IC功耗、验证、测试、时序、数电相关问题。 一、单选题 1.下列功耗措施哪个可以降低峰值功耗(B) A. Power Gating B. 大幅度提高HVT比例 C. 静态模块级Clock Gating D. Memory Shut Down 解析 ...