verilog基本语法之always和assign
always和assign的作用 一、语法定义 assign，连续赋值。always，敏感赋值。连续赋值，就是无条件全等。敏感赋值，就是有条件相等。assign的对象是wire，always的对象是reg。这就是语法约束。 二、功能差异 assign对应电路下连线操作。always对应插入 ...
原文：Verilog RTL优化策略（一）：推荐使用assign语法替代if-else和case语法
参考 手把手教你设计CPU RISC V处理器篇 先给出不用if else和case的原因 Verilog中的if else和case语法存在两大缺点： 不能传播不定态X 会产生优先级的选择电路而非并行选择电路，从而不利于时序和面积 情况一：if else不能传播不定态 Verilog 的if else 不能传播不定态，以如下代码片段为例。假设 a 的值为X不定态，按照Verilog语法会将其等效 ...
2021-09-15 13:05 0 505 推荐指数：
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